集成电路测试工程包含硬件设备和软件程序两大部分。硬件指的是自动测试设备（ Automatic Test Equipment ， ATE ） ， 分类机 （handler），圆片针测机（wafer prober）；软件指的是测试程序（test program）。

在半导体生产流程中，测试通常是指圆片测试（Wafer Sort，W/S）以及成品终测（Final Test，F/T），但是如果将范围扩大，也可以包含圆片接收测试（Wafer Acceptance Test，WAT）、失效分析测试（failure analysis test）、特性分析测试（characterization analysis test），等等。以半导体产品种类来划分，有逻辑（logic）、 模拟（analog）、混合信号（mixed signal），储存器（memory），单芯片系统（System on Chip，SoC），等等。

现今测试工程离不开电脑的辅助。除了自动测试设备是以电脑为 核 心 外 ， 自 动 测 试 图 形 生 成 （ Automatic Test Patten Generation ， ATPG）、可测性设计（Design For Testability，DFT）、扫描测试 （scan test）、内建自测试（Build-in Self Test，BIST），都需要依赖 电脑辅助设计（Computer Aid Design，CAD）。

测试成本大约占芯片生产总成本组成的10%上下。与其他的芯片 生产技术一样，随着技术的进步，芯片测试的成本、复杂度和速度的 要求也越来越高，各种DFT技术也正迅速发展。

18.1 测试硬件和程序

18.1.1 测试硬件

自动测试设备可以根据测试软件的规划对待测元件（Device Under Test，DUT）做电性测试。一套自动测试设备主要包含主机 （mainframe），测试头（test head），分类机或针测机（handler or prober）以及电脑服务器（computer server）。此外，还有各芯片专用 的负载板（load board）和针测板（probe card）。

半导体元件的速度越来越快，功能越来越复杂，意味着需要更先 进的自动测试设备，更长的测试时间，测试成本也越来越贵。一套数 GHz，数千管脚的测试设备价值数百万美元。为减低测试成本，因此发展了各种可测性设计技术。透过可测性设计，可以降低测试频率、 减少管脚、降低机台性能的要求，同时也降低测试复杂度，减短测试时间。

分类机（handler）和圆片针测机（wafer prober）有两大主要功 能，第一是提供芯片与测试机台接触的接口，第二是作为芯片测试结果好坏、优劣分类的机器设备。分类机处理封装后的芯片，针测机处理封装前的圆片。

18.1.2 测试程序

测试程序对待测元件做电性测试规划，包含：

（1）定义测试项目，项目顺序流程、频率、电压、电流、波形、 矢量（vector）、图形（pattern）、测试标准（test specification），等 等，最后对测试结果评判好坏（pass/fail）与等级（grade），并做分 类（binning）。

（2）测试项目包含有开短路测试，漏电流测试，电源电流测试， 参数测试，基本功能测试，串扰测试，扫描测试，I DDQ 测试，自动测 试图形生成（ATPG）测试，等等。

（3）测试数据管理与分析，包括电性参数数据，批次良率，圆片 图，冗余修复数据，等等。

理想的测试程序追求有最高的覆盖率，最短的测试时间，最佳的良率，最好的质量。

1．特性分析测试

特性分析测试（characterization analysis test）用来验证芯片的功能 以及性能与设计目标的差异，包含时序、操作电源电压/电流、输入/ 出电压和电流、操作速度、上升/下降时间（rise/fall time）、设立/维 持时间（setup/hold time），等等。

2．生产测试

在芯片的生产流程中，一般需要经过多道测试，如圆片测试、老 化测试、封装后测试、质检测试等。生产测试（production test）侧重 好坏分类、性能分级、成本控制、质量提升，依照芯片实际好坏以及 测试好坏，可以有以下四种结果：

（1）芯片好，测试好：测试结果正确，此即产品良率。

（2）芯片坏，测试坏：测试结果正确，称不良率。

（3）芯片好，测试坏：测试结果不正确，此即产品的良率损失， 称为误杀（over kill）。

（4）芯片坏，测试好：测试结果不正确，此即产品质量损失，称 为误放（under kill）。

3．失效分析测试

对于被测试判定失效、客户退返或可靠性不良的芯片，必须进行 失效分析测试（failure analysis test），以归类失效原因是性能退化、 缺 陷 、 电 过 载 （ Electrical Over Stress ， EOS ） 、 静 电 损 伤 （Electrostatic Damage，ESD）或其他，失效分析测试的电性结果将会 提供给物理失效分析作参考和依据。

4．电参数测试（parametric test）

分为直流参数（DC parameters）和交流参数（AC parameters）。 直流参数测试有开/短路测试，漏电流测试，电源电压/电流测试；交 流参数包括频率，上升/下降时间（rise/fall time），设定/维持时间 （setup/hold time）等。

18.1.3 缺陷、失效和故障

芯片制造或使用上的物理缺陷（defect），会使电路功能形成故障 （fault），造成芯片失效（failure）。测试的目的就是要找出造成失效 的故障，再由失效分析找出物理缺陷。物理缺陷有：材料残留或缺 失；栅氧化层击穿，针孔；电迁移造成的互连线开路或短路；P-N结 漏电；封装时造成的开路或短路。

故障有固定0（stuck-at-0，s-a-0）、固定1（stuck-at-1，s-a-1）、 传递延迟、信号串扰等。电路失效可以区分为软失效（soft failure）和 硬失效（hard failure）。软失效的原因有高能射线，电源不稳，输入 驱动不足等外界原因；软失效不是物理缺陷造成的，经过电源重启， 失效会消失，芯片功能可恢复。硬失效是指包含物损坏，参数变坏。 硬失效是不可恢复的。

18.2 储存器测试

半导体器件构成的储存器有动态随机储存器（DRAM），静态随 机储存器（SRAM），闪存（Flash）等。储存器测试的流程通常有圆 片测试（wafer sort，W/S），激光修复（laser repair，L/R），老化 （burn-in，B/I），终测（final test，F/T）等。圆片测试有时又称为芯 片针测（chip probing）。储存器构造的特点是电路单元规律重复，管 脚少，生产量很大。因为储存器的功能是数据储存，所以测试的目的 就是测试它的数据储存功能。测试方法简单地说就是把数据写入，再 读出与原数据做比对；如果相同则功能通过，否则即失效。储存器的 每一储存晶胞单元（cell）是由两个地址作定位，分别是X ，和Y 。习 惯上我们用棋盘方格来表示。现今的储存器测试要求大量平行测试 （parallel test），一次测试256颗芯片，甚至512颗。测试频率可以达 到数GHz。这需要昂贵的测试设备。

18.2.1 储存器测试流程

储存器的封装测试流程如下。

（1）第一道圆片测试（wafer sort 1，W/S 1）：做基本的参数测试，功能测试。最特别的是测试芯片是否可以修复；如果可以，修复地址会被记录。

（2）激光修复（laser repair）：根据W/S 1的修复地址来修复失效 单元。

（3）第二道圆片测试(wafer sort 1，W/S 2)：确认激光修复的良率，通常只做抽样测试，有的时候可以省略。

（4）封装（assembly）。

（5）第一道终测（final test，F/T 1）：做基本的参数测试，功能 测试。这道测试可以确认封装生产的良率，找出封装的问题。

（6）老化（Burn-In，B/I）：老化用来提高可靠度和质量水平。

（7）第二道终测(final test 2，F/T 2)：第二道终测通常是完整的测试，包括参数、速度、功能、串扰等项目。

18.2.2 测试图形

储存器的数据储存模式和失效模型是相关的。包含地址行进方 式，数据写入和读出方式，0或1数据在储存器内构成的图形，组合成 测试图形（test pattern）。用以下记法来简单说明储存器测试图形。

x：表示行地址。x↑表示是行地址由0递增到最大行地址；x↓表示 是行地址由最大行地址递减到0。

y：表示列地址。y↑表示是列地址由0递增到最大列地址；y↓表示 是列地址由最大列地址递减到0。

w0/w1：表示写入储存器的数据，分别为写入0或1。

r0/r1：表示读出储存器的数据，分别为读出0或1。

（1）扫描图形（scan pattern）

全部单元写0→全部单元读0→全部单元写1→全部单元读1。即

（↑，y↑，w0）→（x↑，y↑，r0）→（x↑，y↑，w1）→（x↑， y↑，r1）

（2）行进图形（marching pattern）

全部单元写0→全部单元逐一（读0，写1，读1）→全部单元逐一 （读1，写0，读0）→全部单元读0。即

（x↑，y↑，w0）→（x↑，y↑，r0，w1，r1）→（x↑，y↑，r1， w0，r0）→（x↑，y↑，r1）

（3）步行图形（walking pattern）

全部单元写0→全部单元逐一（写1，（其余全部单元（读0），读 1）→全部单元逐一（写0，（其余全部单元（读1），读0）→全部单 元读0。即

（x↑，y↑，w0）→（x↑，y↑，（w1（x′↑，y′↑，r0））） →（x↑，y↑，（w0（x′↑，y′↑，r1）））→（x↑，y↑，r0）

（4）背景图形（background pattern）

所谓背景图形是指实际上写入储存阵列的数据组合图形。当我们 说对全部单元写入1时，如果背景图形是棋盘格图形，则单元（x，y） 的周围单元（x+1，y），（x，y+1），（x-1，y），（x，y-1）将实 际上写入0。常用的背景图形有棋盘格图（checkerboard），行柱状图 （X-bar），列柱状图（Y-bar）等，如图18.1所示。

18.2.3 故障模型

做储存器故障分析时会将失效位元标记在储存阵列上，称为位元图（Bit Map）。

储存器故障模型以及故障原因包含以下数种，如图18.2所示。

单位元（single bit，SB）：位元接触点不良，晶体管漏电，介电层击穿等。

双位元（twin bits，TB）：两相邻位元有短路或漏电串扰。

丛位元（cluster bits）：由大的particle，光刻缺陷造成。

单行/单列（single row/column）：字元线/位元线（word/bit line） 有漏电性的缺陷。

双行/双列（two row/column）：两相邻字元线/位元线短路或金属 字元线接触点不良。

18.2.4 冗余设计与激光修复

冗余设计（redundancy），为了提升生产良率，储存器设计有冗 余单元（redundant cells），可以替换部分失效的单元。当测试程序发 现有失效的单元时，会记录所有失效的单元地址。在测试结束时，冗 余分析子程序会判断此芯片是不是可以修复成为无缺陷的芯片。如果 可以修复，修复的地址会被记录，并输出给修复设备。对于缺陷太多 而无法完全修复的芯片，即判定为废品。

芯片的冗余设计由冗余单元行/列和地址解码器组成。激光修复 （laser repair，L/R）机台会把需要修复的解码器设定为被测试到的缺 陷地址。例如，假设缺陷地址是X=511行，就将冗余行地址解码器设 定成X=511。所以，当外部读写输入地址与冗余解码器相同时，芯片 就会读写冗余单元的数据，而不是主储存阵列的数据。

冗余解码器是由多晶硅或铝线构成的保险丝阵列（poly/al fuse array）组成的，由激光熔断相对应地址的保险丝组合，完成解码设 定。新的保险丝设计已采用电流保险丝（e-fuse），熔断的方法是利用 电迁移效应。

18.2.5 储存器可测性设计

随着单一芯片储存器容量成长到G-Byte，测试时间也随着增加。 如暂时不考虑芯片操作频率的变化，当容量增加4倍，理论测试时间也 增加为4倍；产能也就降为1/4。若考虑操作频率加快，则测试时间可 能只增加2～3倍。但相对的测试设备也需要较高频率，较昂贵的机 台。采取地址/数据压缩的可测性设计可以部分地解决容量增加带来的 测试成本增加的问题。

假设将储存器阵列看成镜像的两个小阵列组合，一个地址可以读 写两个小数据阵列各相同地址的一笔数据，这样一来储存器需要测试 的容量就变为原来的1/2，这就是地址压缩。例如，一个8乘8的阵列， 经由地址压缩设计，就成了两个8乘4的小阵列。原先8×8=64的测试深 度就压缩为8×4=32。

此外，随着工艺线改良，芯片的操作频率已经达到GHz，如何活 化低频率的旧测试设备一直是节约测试成本需考虑的一个问题。在芯 片加入可测性设计，减低测试操作频率，可以将部分测试项目，如基 本功能测试、漏电测试、串扰测试、保持测试，用低频率的机台来测 试。

18.2.6 老化与测试

依照可靠性的浴缸曲线，芯片在使用早期会有较高的失效比率， 即早夭期。老化用来筛选出使用寿命短的芯片，使失效率降低。老化在高温125℃，1.2～1.4倍Vdd 高电压下进行，依照产品的可靠性水平，老化的时间在数小时到数十小时。

老化的操作模式有

• 静态老化 （Static Burn-in，SBI）
• 动态老化（Dynamic Burn-in，DBI）
• 老化加测试（Test During Burn-in，TDBI）
• 圆片老化（Wafer Level Burn-in，WLBI）

其中，静态老化只加入Vdd 电源和高温，不输入信号驱动芯片。动态老化加入Vdd 电源和高温，并输入信号驱动芯片做读和写动作，但不控制输入的地址，读出的数据并不做好坏判断。

老化加测试（TDBI），由于老化的操作时间长，所以TDBI将部分长时序的测试图形转移到老化的环节执行，可以降低昂贵的测试机台时间， TDBI是一种动态老化的操作模式，TDBI的机台需要加入图形产生器和数据比较器，机台也较为复杂，昂贵，但是省下的测试机台时间还 是有较好的经济效益的。

圆片老化（WLBI），一般的老化操作是在封装好的芯片上进行，现在先进的老化可以在圆片时执行，储存器在圆片时执行老化需要有特别的可测性设计，称为老化模式（burn-in Mode），启动储存器的老化模式之后，全部的储存单元都会同时被拉高电压，圆片老化只需要在进入老化模式的时候输入信号，基本上这是一种静态老化操作。圆片老化是在圆片测试之前或内建在测试程序之中。假若圆片老化产生的失效单元是在冗余修复范围内，那么良率 就可以提升，这是它的优点之一。但是圆片老化并不能取代封装后老化。

18.3IDDQ" role="presentation" style="display: inline-block; font-style: normal; font-weight: normal; text-indent: 0px; text-align: left; text-transform: none; letter-spacing: normal; word-spacing: normal; overflow-wrap: normal; float: none; direction: ltr; max-width: none; max-height: none; min-width: 0px; min-height: 0px; border: 0px; position: relative;">IDDQ测试

CMOS电路的特性在静态时的电流消耗非常低，但是如果电路存 在缺陷，那就可能引起异常的漏电流，这就是IDDQ 测试（quiescent IDD ）的基本原理。对于一组电路正常的芯片来说，它们的静态电流会呈现正态分布（见图18.3），因此，从这组分布，可以定下静态电源电流的测试标准。对于超出电流标准的芯片，即使芯片的功能测试是正常的，也判定为失效。相对于其他的测试项目，IDDQ 测试的优点有 测试时间短、可以提升可靠度、提高可测试度、降低功耗等。

IDDQ 测试可以侦测到的缺陷有开/短路、桥接、栅氧层击穿等物 理缺陷，这些缺陷都会引发明显的IDDQ 电流增大。内部连接线的短路 与桥接如果存在电位差，即引起升高的电源电流。开路造成下级电路 浮接，CMOS闸门无法完全紧闭，也形成漏电。

IDDQ 测试的概念比较直观，容易了解，也容易实现。但要达到高 覆盖率的IDDQ 测试，关键是如何在缺陷处形成电位差，引发异常漏电流。这就需要引进测试矢量来配合。许多设计模拟工具可以提供IDDQ 测试矢量生成。此外，IDDQ 测试标准也必须跟着定期检查，以避免不 正确的IDDQ 测试标准（specification）设定造成的误杀（over kill）或 误放（under kill）。而制造工艺的工程变更，也会造成电流分布的变化。

IDDQ 测试电路如图18.4所示。

18.3.1IDDQ" role="presentation" style="display: inline-block; font-style: normal; font-weight: normal; text-indent: 0px; text-align: left; text-transform: none; letter-spacing: normal; word-spacing: normal; overflow-wrap: normal; float: none; direction: ltr; max-width: none; max-height: none; min-width: 0px; min-height: 0px; border: 0px; position: relative;">IDDQ测试和失效分析

理论上，IDDQ 测试的失效现象是存在不正常的大漏电流路径，在时效分析手法用EMMI或OBRICH最有效。因为大漏电流引起的热点、 红外线以及复合产生的光子等，由此对缺陷点做定位。一旦失效位置确定后，再借助相关工具就可以判断失效机理，进而提供解决方案， 提升良率。

18.3.2IDDQ" role="presentation" style="display: inline-block; font-style: normal; font-weight: normal; text-indent: 0px; text-align: left; text-transform: none; letter-spacing: normal; word-spacing: normal; overflow-wrap: normal; float: none; direction: ltr; max-width: none; max-height: none; min-width: 0px; min-height: 0px; border: 0px; position: relative;">IDDQ测试与可靠性

IDDQ 测试方法对于芯片的可靠性提升是很有帮助的。有两种可能的漏电流来源，一个是缺陷造成的，一个是晶体管过大的漏电流。如果芯片可以通过扫描和功能测试，但IDDQ 电流过大，统计表明，这类芯片会有较大的可靠性隐患。

18.4 数字逻辑测试

数字逻辑与自动测试矢量生成（ATPG）

1．通路敏化法以及相关的自动测试生成算法

对一条通路中所有逻辑门电路的一切输入设定适当的值，然后追 踪信号线上的这个逻辑变化传播到输出端的结果，其输出端的逻辑变 化能反映该信号线的逻辑变化，就称这样的通路为一条敏化通路。这 样，根据输出端的逻辑变化就能确定出敏化通路上的逻辑故障，从而 找出检测该故障的一个测试矢量。

如果要让故障能传播到输出端，那么通道内一切与门（AND）和 与非门（NAND）的其余输入端都应该要设定为1值；一切或门 （OR）和或非门（NOR）的其余输入端都应该设定为0值。这就是故 障传播和通路敏化的条件。

通路敏化法的主要步骤如下：

（1）故障敏化。对一个固定型故障（stuck-at fault）通过使驱动 信号和故障相反的逻辑值来激活。这对于确保无故障电路和有故障电 路之间的行为的不同是必须的。

（2）故障传播。将故障相应通过一条或多条路径传播到电路的输出。

（3）一致性检查。就是从敏化通路的输出端返回到输入端，检查 输入门的各个输入逻辑是否一致。如果相同，那么这一个故障的敏化 就是成功的，否则就要寻找另外一条路径，并重复上面各步骤。

在通路敏化法的基础上，有一些效益更高的组合电路自动测试矢 量生成方法，较著名的有D算法、PODEM算法和FAN算法。

D算法是由Roth等人提出，它克服了一维算法的局限，采用多维 敏化的思想，同时敏化从故障位置到电路的所有输出端的全部通路。 他用（0，1，x ，D，D）五个状态来描述电路中各个信号线的状态。 只要所考虑的故障是可测的，D算法就能够求得该故障的测试矢量。D 算法是第一个建立在严格的理论基础上的组合电路自动测试矢量生成 算法，而且便于在计算机上实现。D算法的不足之处是在进行测试生 成时将大量的时间用在许多不同的路径测试上；如果电路的规模大， 往往计算很复杂，效率不高。

PODEM算法是由Goel等人提出的。PODEM算法吸收了穷举法的 优点，将原始输入逐一设定值，对预定的故障生成测试矢量，所以避 免了许多盲目试探，减少了D算法中回溯和判决的次数，测试矢量的 产生速度快了许多，而且有较高的故障覆盖率。PODEM算法首先是激 活故障，再将激活条件反向回溯，待满足激活条件的原始输入赋值以 后，再进行正向驱赶。每驱赶一个门，就对满足驱赶条件和赋值逐个 反向回溯，直到驱赶到原始输出为止。

FAN算法是由Fujiwara和Shimono提出的。FAN算法更加减少回溯 和判决的次数。特点是：唯一确定信号的直接分配，唯一敏化，在头 线（主导线）停止回溯以及多路回溯。FAN算法在激活故障之后，首 先进行D驱赶，然后再进行反向跟踪，但FAN算法有特别的D驱赶和反 向跟踪算法。

2．自动测试矢量生成的其他应用

自动测矢量生成除了能够侦测固定式故障，对于不断发展的半导 体技术，还能够测试其他的障碍，比如传播延迟故障，电源噪音，串 扰失效。延迟故障的检测需要在电路所设计工作速度下测试，所以也 就需要昂贵的高速测试机台，如何在低速测试机台完成测试，也是研 究的主题。

电源噪声主要会降低芯片的性能，造成单元之间互连的传播延迟 和可靠性的下降，自动生成的测试矢量必须能够产生最差情况下的电 源噪声。

此外，ATPG算法的技术也在芯片自动化设计的领域当中，包括逻 辑优化、冗余检测、时序分析等方面都有所帮助。

18.5 可测性设计

可测性设计（design for testability，DFT）是在微电子芯片产品设 计中加入了先进的测试设计，使得所涉及芯片的制造测试、开发和应 用变得更为容易和便宜。

扫描设计是与组合逻辑设计相关的最常见DFT方法。基本观念就 是它可以透过触发器构成的电路来控制和观测电路内部状态。触发器就是电路内部的观察点。

18.5.1 扫描测试

1．扫描设计与测试

扫描设计是通过对电路增加一 个 有 触 发 器 的 测 试 模 式 （ test mode）设计。在设计上，都采用D 触发器（见图18.5）。当电路处于测 试模式的时候，所有触发器在功能 上串成一个或多个移位暂存器。触 发器的输入时对适当的插入在组合 电路的观察点上，信号在电路内传输的结果可以经由观察点的移位暂 存器读出，从而判断信号在电路内部逻辑传播错误的产生点。

这些移位暂存器（也称扫描暂存器）的输入输出也可以变成原始 的输入输出，通过将逻辑状态设定到移位暂存器中的方法，可以设定 触发器的初始值，作为一个输入值；同样地，也可以通过将移位暂存 器内容读出来，而观察移位暂存器的状态，作为一个输出值。

扫描测试是在两个阶段中完成的，第一个阶段是测试扫描暂存 器，通过设置SE=1使电路设置成扫描模式，这使所有的触发器在 SI（scan-in）与Q（scan-out）之间串成了一组移位暂存器，或称为扫 描链。一个（触发器总数+4）的序列信号加入到暂存器SI序列中，经 由时钟信号C控制，序列信号被移位到可以观察的Scan-Out输出上，再 将Scan-Out输出与输入序列做比较。如此一来，测试了移位暂存器是 否可以正确操作。

测试的第二阶段是对组合逻辑电路的固定故障做测试，一个扫描 测试输入矢量包含两个部分，即组合电路的原始输入部分和移位暂存 器的状态变量部分。每一个扫描测试输出矢量也同样包含两个部分， 即组合电路的原始输出部分和移位暂存器的输出部分。扫描测试在每 一个系统时钟周期输入一个扫描测试矢量，也就是使用ATPG生成的测 试矢量，作为组合电路的原始输入矢量以及作为移位暂存器设定初始 值的矢量。当扫描测试矢量输入之后，可以读出原始输出矢量和移位 暂存器的输出矢量，与期望值作比较。如果不符合，所有的影响原始 输出的故障此时都可以通过判断触发器状态变量而被检测出来。

2．扫描设计的开销

使用扫描测试有两种类型的不利影响，即扫描硬件增加的芯片尺 寸以及降低了信号速度。触发器的存在和布线增加了信号的电容负 载，时钟速度可能会有5%到10%的损失，应该经由良好的布局和布线 来控制这两个开销。根据成本的控制，产生的开销控制在10%以下是 可能的。

18.5.2 内建自测试

内建自测试（build-in self test，BIST）字面的意义来说就是将测 试 的 矢 量 生 成 （ test pattern generator ） 和 输 出 响 应 分 析 （ output response analyzer）的结果判断电路设计内建在芯片之中。芯片内建自 测试的好处有减小测试和维护代价，较低的测试生成代价，减小测试 矢量的存储维护，使用较简单和便宜的ATE，可并行测试许多单元， 缩短测试应用时间，可在功能系统速度下测试，等等。如图18.7所示 为内建自测试与测试系统结构图。

内建自测试测试矢量生成的方式有以下几种：

（1）第一种方法是将ATPG产生的测试矢量即刻储存在芯片内部 的ROM中。定位测试矢量的数量相当大，会占用很大的芯片面积。

（2）第二种方法使用线性反馈的移位寄存器（linear feedback shift register，LFSR）产生伪随机（pseudo-random）测试矢量，这种 方法产生的设计需求最少，是很好的解决方案。

（3）第三种方法是使用计数器产生一个穷举测试矢量序列，但是 这会耗费太多的测试时间。

（4）第四种方法是LFSR+ROM结合，是最有效的方法之一。首先采用LFSR作为原始测试模式，然后采用ATPG程序生成LFSR漏失故障的附加测试矢量，附加测试矢量存储于芯片内ROM中，或嵌入到 LFSR的输出或扫描链中。

在储存器的测试中，BIST设计测试是比较容易达成的。例如，储 存器的扫描图形（scan pattern）、行进图形（march pattern）的地址信 号产生是规则而且重复的，从0逐一累加到最大地址，或从最大地址逐 一递减到0，在电路的设计上可以用计数器简单达成。内建储存器的 SoC芯片的测试都会采用这种测试设计（memory BIST，MBIST）。